用于水下拖体的数字光端机的设计

詹金晶

【摘要】设计了一种应用于水下拖体与母船之间通信的数字光端机，包括3路模拟通道和1路数字通道。光端机发送端对模拟信号进行A/D转换，对数字信号进行TTL电平转换，然后通过调制、编码及PECL电平转换由光发射模块发送到光纤上进行传输。接收端的光接收模块将光纤传输的光信号转换为电信号，进行PECL电平转换、解码、解调及D/A转换后对信号进行还原。

【关键词】光端机;CPLD

1.前言

随着海洋经济的到来，人类对海洋探索的需求越来越多，水下拖体作为一种小型水下平台，成为人类观察、了解海洋世界的重要工具。水下拖体安装各类传感器、声纳或摄像机等设备，在母船拖缆的拉力作用下行进，对目标区域进行探测。由于水下拖体需要实时传输大量探测数据到母船，且拖体与母船间的拖缆有几百米，因此采用光纤通信来完成数据传输。光纤通信系统包括传输光纤和光端机。光端机主要完成信号调制/解调、编码/解码及光电转换等功能，是光纤通信系统的核心设备。本文设计一种光端机，应用于母船与水下拖体之间的数据通信。

2.系统组成

为了满足水下拖体与母船之间的通信需求，光端机包括3路模拟通道和1路数字RS232C通道。发送端将3路模拟信号进行A/D转换为数字信号，将1路RS232C信号电平转换为TTL电平，通过CPLD对这4路信号时分复用为1路串行数据，经过PECL电平转换后由光发射模块传输到光纤上。接收端将光信号转换为电信号，电信号由PECL电平转为TTL电平后通过CPLD模块进行解码和解调，最后由D/A模块还原出发送的3路模拟信号，并将1路TTL数字信号转换为RS232C电平后输出。

图1 系统组成

3.硬件实现

3.1 A/D、D/A转换

A/D转换采用BURR-BROWN公司的ADS7809芯片，采样率为100kHz，与采集的模拟信号的频率关系符合奈奎斯特采样定理，采样串行输出数据16位。从拖体输出的三路模拟信号分别接入三路ADS7809，当芯片的R/C*引脚为低电平时，开始模拟信号到数字信号的采集，当R/C*引脚为高电平时，ADS7809开始输出转换的数字信号。数字信号输出与DATACLK引脚的时钟信号同步。

D/A转换采用AD5570芯片。CPLD模块解调出的3路数字信号分别输入3路AD5570以转换出模拟信号，还原出水下拖体发送的工作状态。当芯片的SYNC*引脚变为低电平时，芯片内部输入寄存器在SCLK时钟信号的下降沿连续读入16位数字信号，并在SYNC*变为高电平时转换为模拟信号输出。模拟信号输出范围为±10V，由外部电路为D/A转换提供+5V的参考电压。

3.2 CPLD芯片

CPLD芯片采用Lattice公司的ispLSI1016，包括96个寄存器、32个I/O口，基本逻辑单元为GLB，性能稳定。

3.3 PECL电平转换

光纤通信的标准接口是PECL电平。PECL输入电压的灵敏度为300mV，输出逻辑电平摆幅约为800mV，传输信号可以较快的速度从一种状态转变为另一种状态。由于电路板上传输距离短，PECL输出采用直流耦合的方式，在输出端接入到地偏置电阻。TTL与PECL都为标准电平，可采用由电阻和电容组成的电路或者专门的芯片来实现两电平之间的转换。

3.4 光收/发模块

光收/发模块采用武汉电信器件公司的RTXM157系列，这是一款收发一体的光器件，双SC接口，分别为发送和接收，PECL电平接口，+5V供电。

4.软件设计

4.1 帧结构

三路模拟数据经A/D转换后与一路RS232C数据进入CPLD编码/调制模块，四路并行信息数据时分复用转换为一路串行数据，加入头数据、偶校验等信息，帧结构如图2所示，一帧数据为18×4位。第一个1×4位为头数据，中间16×4位为四路16位信息数据。最后4位为信息数据的偶校验。

图2 帧结构

4.2 时序设计

系统采用CMI编码，其特点就是编码后数据由1位变为2位，所以要对未编码信号的时钟进行分频。系统晶振频率为8.192MHz，CPLD模块对该频率信号进行2分频作为信号调制和解调的时钟，编码和解码频率则仍为8.192MHz。

在进行CPLD内部电路设计时，根据帧结构要求进行时序控制，采用减计数器完成。减计数器周期为18×4个时钟周期，即置数“1000111”。在调制时钟的每个上升沿进行一次减计数。在状态“1000111”时开始输出4位头数据，在状态“1000011”时开始输出16×4位信息数据，状态“0000011”时开始输出4位偶校验数据。

A/D芯片16位数字信息输出的时钟由CPLD模块给出，即在减计数器状态“1000011”的前一个时钟信号下降沿，CPLD模块开始输出时钟信号到A/D芯片的DATACLK引脚，同时输出高电平到R/C*引脚。在16位数字信息全部输出后，CPLD模块输出低电平到R/C*引脚，使A/D芯片执行A/D转换，如图3所示。

图3 A/D转换时钟

D/A芯片读入数据的时钟由CPLD模块给出，从减计数器的状态“1000011”开始，CPLD模块向D/A芯片的SCLK引脚连续输出16个低电平有效的时钟信号，如图4所示。在SCLK的每一个时钟下降沿，D/A芯片读入1位信息数据，直到状态“0000011”时停止。同时，CPLD模块若正确解调出头数据和偶校验码，则在此期间向D/A芯片的SYNC*引脚发送低电平，使能D/A芯片的输入寄存器，读入的16位数据依次存入寄存器。在读完16位信息数据后，SYNC*变为高电平，D/A芯片输出转换的模拟信号。

图4 D/A转换时钟

4.3 发送端CPLD模块实现

发送端CPLD模块将4路并行头数据、信息数据及偶校验码时分复用调制为1路串行数据，经CMI编码后输出。该模块包括计数器、加法器、多路选择器、并/串转换及CMI编码等，具体实现见图5所示。

计数器完成整个模块的时序控制，输入为原时钟CLK进行2分频后的时钟信号，输出实现对加法器、多路选择器、并/串转换及A/D芯片的工作控制。

加法器完成偶校验码的计算，信息数据输入加法器，在时钟信号的上升沿进行1位加法运算，当信息数据包含偶数个“1”时，加法器输出“0”，包含奇数个“1”时，加法器输出“1”。在多路选择器选择输出信息数据时，加法器的时钟信号才有效，即只对信息数据计算偶校验码。

多路选择器根据控制信号S的值选择输出头数据、信息数据及偶校验码中的一种，其选择顺序与帧结构中的数据组成一致。

并/串转换器将4路并行数据转换为1路串行数据，在时钟信号的上升沿，当LD为高电平时，4路并行数据加载到寄存器中，LD为低电平时， 4路并行数据依次移位串行输出。多路选择器和并/串转换实现模块的时分复用调制。

CMI编码当数据为“0”时，编码输出固定的“01”，当数据为“1”时，编码交替输出“00”或“11”。 因为CMI编码后数据由1位变为2位，所以编码后数据的时钟频率为未编码数据时钟的2倍。

图5 发送端CPLD模块实现

4.4 接收端CPLD模块实现

接收端CPLD模块是发送端的逆过程，首先实现CMI解码，然后将1路串行数据转换为4路并行数据，提取头数据以实现帧同步，对偶校验码进行验证，在确认解调出的数据无误后，使能D/A芯片读入16位信息数据。

图6 接收端CPLD模块

接收的数据首先进行CMI解码，将“00”码转为“11”，之后在每个时钟周期的上升沿读取数据，只读取“01”、“11”码的第一位数据，即可解码出原数据。

由时分复用原理，串行数据通过移位寄存器完成串/并转换，解调出四路并行信息。根据帧结构，首先提取头数据以实现帧同步，若不能正确提取头数据，则发出“失步”报警信息。四路信息数据同时送入加法器，计算的偶校验码与解调的偶校验码通过比较器进行验证，若不一致，则发出“误码”报警信息。

计数器完成与发送端相同的功能，所不同的是，其计数输出经过时序组合，在帧同步的情况下，才使能加法器进行偶校验码的计算，在比较器验证偶校验码正确的情况下，才使能D/A芯片的寄存器开始读入数据。

5.结论

该光端机可实现模拟信号和数字信号的同步传输，性能稳定，操作方便，已成功应用于某水下拖体的通信系统中。其设计灵活，可与其他电路综合，或提高采样频率等以扩展其功能和性能，具有广泛的应用前景。

参考文献

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