基于FPGA的全数字锁相环设计

黄保瑞,杨世平

（延安大学物电学院，陕西延安,716000）

基于FPGA的全数字锁相环设计

黄保瑞,杨世平

（延安大学物电学院，陕西延安,716000）

介绍了全数字锁相环的基本构成，分析了各个模块的工作原理，采用Verilog硬件描述语言进行建模，并运用Xilinx公司的ISE Design Suite 14.3软件进行设计仿真及FPGA的硬件验证。

全数字锁相环;FPGA;Verilog

0 引言

锁相技术也是锁相环技术，于1932年被提出，应用范围逐渐扩大，尤其是电子技术相关的各个领域。该技术经常被用于数字通信的调制解调、位同步、频率合成等方面。锁相环是一个使输出信号与参考信号在频率和相位上同步的电路。全数字锁相环（ADPLL）是完全的数字系统，相比模拟锁相环和混合锁相环，具有稳定性高、抗干扰性强、面积小、功耗低和易于移植等优点。本文介绍了一种用Verilog硬件描述语言实现全数字锁相环的方法。

1 ADPLL的构成及工作原理

全数字锁相环主要由四部分构成，分别是鉴相器、除N计数器、K变模可逆计数器以及脉冲加减电路，基本结构如图1所示。系统输入信号与反馈信号输入数字鉴相器，进行比较，鉴相器输出超前和滞后信号，脉宽即为信号的相位差，之后进过数控滤波器进行计数，当达到设定值就输出加减脉冲信号，然后送到数控振荡器的控制端，使输出信号的频率向输入信号的频率靠拢，直至相位保持恒定，从而实现相位锁定。

2 ADPLL模块的功能分析与设计

2.1 数字鉴相器

常用的数字鉴相器类型有两种，一种是边沿控制鉴相器，另一种是异或门鉴相器，文章采用的是异或门鉴相器。输入信号与输出信号之间的相位差为θ=θin-θout,K变模可逆计数器将输出误差信号作为其计数方向信号。环路锁定时，S为占空比为50%的方波，此时绝对相位差为π/2。因此异或门鉴相器的相位差范围为-π/2<θ<π/2。

2.2 K变模可逆计数器

K计数器由两个相互独立的计数器组成，通常称为“加计数器”和“减计数器”，计数的范围为[0,K-1]。K计数器进行加减运算主要是依据相位差，进行加运算的前提是处于低电平时，若是计数值达到K/2预设的模值，那么进位端输出的是高电平；计数器进行减运算时则是处于高电平的条件下，当计数值达到K/2时，则借位端输出高电平。K变模可逆计数器部分VerilogHDL代码设计如下；

always@(posedge Kclock or prsedge reset)

begin

if(reset)

Count<=0;

else if(enable)

…………

begin

if(Count==0)

Count<=Ktop;

else

Count<=Count-1;

end

assign carry=enable&(!dnup)&(Count==Ktop);

assign borrow=enable&dnup&(Count==0);

endmodule

2.3 数字压控振荡器

除N计数器和加减脉冲电路组成为数字压控振荡器，为了实现对输入信号频率和相位的跟踪和调整，K计数器进位信号和借位信号分别与加减脉冲电路的INC和DEC信号相接，从而在输入信号的频率和相位上将输出信号锁定。为了最终得到整个环路的输出信号，需除N计数器对加减脉冲电路的输出进行N分频。此外，根据fc=IDCLOCK/2N，若是想得到不同环路中心频率fc，可改变分频值N。

3 电路仿真与实现

系统采用Verilog硬件描述语言建模，使用Xilinx公司的ISE Design Suite 14.3软件进行时序仿真，仿真波形如图所示,中心频率clk=10MHz，N=32，K=8,fin=0.04MHz。从S的波形可以看出，在一定的时钟周期以后输不变，说明fin和fout的相位保持了恒定。最后使用Xilinx公司XUPV-5LX110T开发板验证，结果与仿真结果一致。

4 结束语

本文介绍了基于FPGA的全数字锁相环的设计与实现，给出了系统中模块的工作原理，应用Verilog描述语言建模，可以根据需要修改分频值及模值来控制锁定时间，具有设计灵活，实现方便等特点，可以广泛应用于数字电路系统

[1] FloydM.Gardner著.姚剑清译.锁相环技术（第3版）[M].北京：人民邮电出版社，2007.

[2] 王杰敏，杨虹.全数字锁相环的设计[J].通信电源技术，2009,（3）；40-43.

[3] Roland E Best著.李永明，王海永等译.锁相环设计、仿真与应用（第5版）[M].北京：清华大学出版社，2007.

[4] 胡华春，石玉.数字锁相环路原理与应用[M].上海:科学技术出版社.1990

Design of all digital phase locked loop based on FPGA

Huang Baorui,Yang Shiping
(College Of Physics and Electronic Information，Yan’an University，Yan’an，716000，China)

This paper introduces the basic structure of all digital phase locked loop,analyses the working principle of each module,using Verilog hardware description language for modeling,hardware verification and the use of Xilinx's ISE Design Suite 14.3 software was used for simulation and FPGA.

All digital phase locked loop;FPGA;Verilog

图1 全数字锁相环基本框图

图2 .整体仿真波形