半导体纳米薄膜导电特性测试

熊 淑 平

(黄冈职业技术学院,湖北 黄冈 438002)

0 引 言

半导体产业制程演进速度愈来愈快，随着对各式产品微小化的需求，人类的科技文明即将由微米时代逐步进入所谓的奈米时代[1]。纳米结构是藉由原子、分子、超分子等级的操控能力以产生具有新分子组织的较大结构，这些结构具有新颖的物理、化学和生物的特性与现象。纳米科技实际上并无统一的定义，一般说法系指物质在纳米尺寸下呈现出有别于巨观尺度下的物理、化学或生物特性与现象。所谓纳米科技是运用这方面的知识，在纳米尺寸等级的微小世界中操作、控制原子或分子组合成新的纳米尺度结构(纳米材料)，以展现新的机能与特性。以此为基础，设计、制作、组装成新的材料、器具或系统，使之产生全新功能，并加以利用的技术总称。纳米科技的最终目标是依照需求，透过控制原子、分子在纳米尺度上表现出来的崭新特性，加以组合并制造出具有特定功能的产品。

随着科技高速发展，日常生活用品将朝更微小、精细化的方向前进，半导体工业已进步到现今的0.13 μm水平。因此，在半导体材料的研发上，纳米科技可以说是目前的趋势，半导体纳米薄膜即半导体纳米颗粒所镀的膜或纳米厚度的膜。 半导体纳米薄膜具有导电特性,如纳米Si晶膜导电度为10～2 S/cm(bulk 10-11 S/cm)。纳米级薄膜的技术开发极为重要，因为它在未来积极发展的积体电路制程扮演极关键的角色[2]，面对纳米世纪的来临，如何在不断微型化的积体电路制程里提供高效率与高性能同时高可靠度的超薄各型薄膜，是纳米结构与材料研究学者与团队最迫切的工作之一，预期这样的制作技术将被研发成功并正式加入积体电路的生产流程可把现今的积体电路制作技术拓展至纳米尺度的微型领域[3]，朝着35 nm甚至更极限的线宽挑战，制作出性能更为杰出且尺寸更小的各式电子电路元件。

1 样品测试方案

1.1 纳米薄膜膜面方向Seebeck系数与电导率

1.1.1膜面方向电导率测试方案

TLM法常用于金属与薄膜之间接触电阻的测量，在得到接触电阻的同时也可以得到薄膜膜面方向的电导率。为提高测试精度，测试薄膜膜厚方向电导率时需要扣除接触电阻的影响，因此综合考虑，本测试系统采取TLM测试薄膜膜面方面电导率，并同时得到接触电阻，为膜厚方向电导率的测量提供必需的数据。传输线法布置图及作图求解电导率和接触电阻如图1所示。

图1 TLM法测试薄膜膜面方向电导率和接触电阻率示意图

1.1.2膜面方向Seebeck系数测试方案

膜面方向Seebeck系数样品布线方案设计图如图2所示[4]。由于样品采用球栅阵列(BGA)封装，测试系统使用样品座代替直接接线方式通电测试及收集电压信号，沿袭这一设计思想，因此采用直接在样品上光刻微加工的方式[5]，加工出薄膜温度传感器，在保证测量准确的前提下，可提高样品的集成度，彻底摆脱接线方式的繁琐操作。在样品的两端分别沉积两个电压探针，并在电压探针附近分别沉积薄膜温度传感器，薄膜温度传感器材料选用镍金属，因为镍金属具有较大的电阻温度系数(Temperature Coefficient of Resistance，TCR)，且在较低温度下的电阻与温度有很好的线性关系。由电压探针1、2采集到的电压值和薄膜温度计1、2采集到温度差得到薄膜热电材料的Seebeck系数。在样品的一端沉积有金属薄膜加热器[6]，通电可直接对衬底和薄膜样品加热，样品的另外一端与大的铜块接触吸热降温，使衬底在某一方向上产生较为明显的温差和较大的温度梯度，有利于膜面方向Seebeck系数的测试[7]。

图2 膜面方向Seebeck系数测试方案

1.2 膜厚方向电导率的测试方案

改进的传输线法(ETLM)一直是用来测试膜厚方向电导率的常用方法[8]，该方法是在测试接触电阻的TLM法基础上，通过改进，加工出样品的台式结构，如图3(b)所示，采取与测试接触电阻相同的测量步骤并作图，最终通过与TLM法所得电阻值求差，可得膜厚方向的电导率。

图3 ETLM法测膜厚方向电导率

ETLM法由于需要加工台式结构，而且要准确测得台式结构的台阶高度，这在样品制备的过程中需要花费较大的精力，难度较大，且所测得薄膜电导率为台式结构的厚度方向电导率，而并非薄膜本身厚度方向的电导率。如果薄膜的电导率随着厚度方向有所改变，则该方法所得到的台式结构的电导率并不能等同于膜厚方向的电导率。因此本测试系统在设计过程中提出了全新的测试方案，与传统四探针法测电导率的方法有一定的相似之处，称之为准四探针法。

2 以纳米科技增进半导体薄膜接点导电特性

欧姆接点是指施加电压于其上时能提供元件所需的电流，但不会影响元件特性之接点，也就是在接点处的电压降与元件工作区的电压降相比要够小[9]。传统为了改进半导体薄膜介面而获得欧姆接点，一般都是将金属蒸镀在半导体表面后，再进行所谓的退火处理即一种加热处理，例如：铝、矽接点须加热至约450 ℃，以增进半导体接点导电特性，但在元件日益缩小的趋势中，加热所造成的渗杂原子扩散效应，会影响元件的功能[10]。此低温制程是可行的改进方式。研究的目的即在提供有别于退火处理的另外一种选择，即应用纳米科技来改进半导体接点的导电特性，本实验室应用电子束微影技术(Electron Beam Lithography)，在矽晶片表面制造纳米孔洞阵列结构，以改善半导体薄膜介面性质并增进其导电性，目前研究结果显示，在矽晶片表面建构方型孔洞阵列，且在孔洞够小的情况下，与未建构纳米孔洞而只做退火处理的对照样品相比，其金属半导体薄膜接面的导电特性可获致2～6倍的改善，而将具纳米孔洞样品再做退火处理时，可达到约4个数量级改进，而且其退火温度及时间皆小于传统退火处理者。

设计从200 nm至数十μm的方型孔洞阵列[11]，以探究纳米孔洞阵列结构特性对半导体导电特性影响。首先将设计好的阵列结构图型经由电子束微影制程，将其刻划在涂布于矽晶片表面光阻材料上，再经反应式离子蚀刻(Reactive Ion Etching,RIE)制程将图型转至矽晶片上，随即将残留于矽晶片表面之光阻材料去除，并清洁其表面及做去氧化层处理，即完成纳米孔洞阵列的制作。接着将铝蒸镀在矽晶片表面[12]，并涵盖所有方型孔洞阵列区域，即构成一个金属半导体接点，而4个接点依续两两之间距离为20、30及40 μm。形成一组基于传输线法的测量架构，以测量接点导电率。实验结果显示，在孔洞阵列涵盖率够大时(约大于8%)，单位孔洞面积电导值即导电率与其涵盖率无关[13]，因为在高涵盖率时导电性由流经孔洞内的电流来决定，而在低涵盖率时导电性由流经孔洞外的电流来决定，从中并发现导电率会受到孔洞大小影响。导电率随着孔洞的变小而增加。为了与不具孔洞阵列而只做退火处理的实验样品作比较[14]，将一系列的实验样品从300 ～600 ℃，每隔50 ℃做退火处理，退火时间为10 min，得出在450 ℃作快速热退火处理者可获得最大导电率，为进一步确认此最佳值，以该温度及550 ℃再进行退火处理30 min，结果亦获得450 ℃为最佳退火温度，遂将此条件下所获得的导电率作为比较标准[15]。在孔洞小到480 nm以下时，其导电率已超越未具孔洞而只做退火处理之样品，且达到2～6倍的改进。

3 结 语

使用本实验室核心设备——电子束微影系统设计出的方型奈米孔洞阵列结构，成功地改进金属半导体介面性质并达成增进其接点导电率的目标。实验结果显示，当孔洞小到480 nm以下时，其导电率能超越传统退火处理的接点导电率，这也说明了小孔洞阵列结构可以取代退火处理，尤其是在低温制程的应用中。

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