基于CPLD的LVDS数据传输系统的设计与研究

2011-09-12 03:22郭鹏翔祖静尤文斌

电子测试 2011年11期

郭鹏翔, 祖静, 尤文斌

(中北大学仪器科学与动态测试教育部重点实验室，太原，030051)

0 引言

随着信息化的高速发展，工程人员面临着大数据量的高速传输问题。采用低电压差分信号LVDS技术的设备电路系统可使传输速度每秒高达数百Mb，可以很好地解决这一瓶颈问题[1-2]。另外本设计中还引入了FIFO芯片作为缓冲给LVDS发送端，从而确保数据的高速传输不会中断。同时应用CPLD对FIFO以及LVDS器件进行时序精确，逻辑准确的操作，以达到设计要求。最后应用Modelsim软件对设计系统进行了时序仿真以验证其达到了所需要求。

1 系统工作流程

系统设计框图如图1所示。以模块化设计，主要分为LVDS发送模块，LVDS接收模块，USB模块。系统从存储器中读取的数据通过LVDS总线高速传输给USB模块，可以在上位机进行存储与实时显示。

2 系统原理

本系统的LVDS器件选用美国国家半导体公司推出的10位总线型低压差分信号芯片组SN65LV1023A、SN65LV1224B。其中SN65LV1023A是可将10位并行CMOS或TTL数据转换为具有内嵌时钟的高速串行差分数据流的串化器[3]；而SN65LV1224B则是接收该差分数据流并将它们转换为并行数据的解串器，它同时又可以重建并行时钟[4-5]。采用该器件组进行数据串化时采用的是内嵌时钟，这样可有效地解决由于时钟与数据的不严格同步而制约高速传输的瓶颈问题。

图1 系统组成框图

上电后，两芯片分别置所有输出管脚为三态，而后启动锁相环跟踪并锁定本地时钟(对于串化器为TCLK，对于解串器为REFCLK)。当解串器检测到LVDS输入端的边缘跳变后，它试图锁定到内部嵌入时钟[6]。当解串器内部锁相环锁定到输入的数据时，解串器LOCK输出端为高；当解串器锁定到LVDS数据时，LOCK输出端变低。所以只有当LOCK为低时，此时解串器的输出才是为输入端的LVDS数据。在数据传输过程中一旦解串器中的锁相环失锁，LOCK位将变高。这时解串器锁相环会在较短时间内自动再次锁定到内部嵌入时钟以达到再次同步[7]。

在实际情况下，如果出现失锁，串化器会继续发送数据，解串器会在很短时间内(小于500µs)重新完成同步[8]，但是在这个时间内解串器输出的数据并不是输入端的LVDS数据。即输入端的LVDS数据会有部分遗漏由于失锁。对于大容量数据的高速传输，这部分遗漏的数据对接收端数据的完整性会有较大的影响。为此，本设计在CPLD内部设置了一选通功能，使得系统在失锁的这段时间内，CPLD会内部发假数据给串化器输入端，直至系统再次同步。并且在发假数据的同时，会发送标志位R8=0，从而在接受模块接收数据时，可以根据R8的数值来甄别真假数据。

以发送模块为例，它的工作流程如图2所示。

图2 发送模块组成框图

本设计中发送模块采用的串化器SN65LV1023A的具体电路连接图如图3所示。高速驱动器CLC001的电路连接如图4所示。在发送模块中，由于是高速数据传输且在传输过程中可能会出现短时间（小于500µs）的失锁，所以本方案中特地引入了FIFO芯片IDT72V241，从存储器读取的数据先写入FIFO，在确认系统同步的情况下，再将FIFO中数据读出赋给串化器。从而确保数据的有效性，且保证了数据高速传输的不间断性。可见，在发送模块中，通过CPLD控制FIFO芯片的读写操作是实现LVDS高速传输且不丢失有效数据的关键。