抗辐照SOI 256kB只读存储器的ESD设计

罗 静，颜 燕，罗 晟，洪根深，胡永强

（中国电子科技集团公司第58研究所，江苏 无锡 214035）

抗辐照SOI 256kB只读存储器的ESD设计

罗 静，颜 燕，罗 晟，洪根深，胡永强

（中国电子科技集团公司第58研究所，江苏 无锡 214035）

ESD设计技术已成为业界提升SOI电路可靠性的一个瓶颈技术。文章介绍了一款具有抗辐照能力、基于SOI/CMOS工艺技术研制的容量为256kB只读存储器电路的ESD设计方案。结合电路特点详细分析了其ESD设计的难点，阐述了从工艺、器件和电路三个方面如何密切配合，进行SOI电路ESD设计的分析思路和解决方法。电路基于0.8μm 单多晶三层铝部分耗尽SOI/CMOS工艺技术研制成功，采用文中提出的SOI电路的ESD设计思路、方法以及网络，ESD试验结果显示该电路的人体模型ESD等级已经超过了4kV的水平。

静电放电；SOI；栅控二极管；只读存储器

1 引言

SOI/CMOS集成电路中器件的全介质隔离彻底消除了体硅电路的闩锁效应，并具有寄生电容小、速度高、集成度高、工作温度范围广、抗辐照能力强等优势，使其在空间辐射环境电子系统的VLSI中得到重点应用。

由于制备SOI/CMOS集成电路的材料与体硅电路不同，SOI材料的硅膜很薄，器件下方埋层氧化层较低的热导率（比硅小两个数量级）影响了ESD保护器件的散热，使其对所积蓄的ESD能量的耗散能力非常低，仅为体硅电路的1%[1]。国外研究采用在同一硅衬底材料上，利用特殊处理方法制备了两个尺寸、版图布局完全相同的SOI NMOS器件和体硅NMOS器件，对它们的评价结果显示，SOI器件对ESD的承受能力远远在体硅器件之下[2]，深亚微米下SOI器件仅能提供体硅器件20%的保护水平[3]。

因此，SOI电路的ESD防护技术已成为SOI电路设计者面临的主要挑战。国外文献在1996年、1997年分别已有4kV、8kV 人体模型（HBM）成功的案例报道[4]，而国内目前公开发表文献尚未见4kV HBM报道。

本文通过对一颗抗辐照定制设计256kB SOI只读存储器电路ESD设计思路、方法及网络的分析，旨在探讨SOI电路在输入、输出端口及电源与地之间ESD器件设计、ESD网络设计的实用技术。电路是基于中国电科58所0.8μm部分耗尽SOI/CMOS工艺完成研制与加工，采用了初始硅膜厚度约为205nm、埋氧层厚度约375nm的125mm SIMBOX圆片。电路采用文中方法与网络实现了全芯片的ESD防护设计，多次试验显示电路人体模型ESD水平已经超过了4kV。

2 ESD器件设计与优化

文献资料中的ESD结果显示[4]，栅控二极管网络在较宽沟长范围可以以更有效的空间效率达到4kV的HBM保护水平。结合以往SOI电路ESD的设计经验，我们在抗辐照256kB SOI只读存储器电路上仍采用栅控二极管作为电路最重要的ESD防护器件。

图1是电路中所设计的N-型衬底栅控二极管剖面示意图。

V1所接P+与V2所接N-阱之间形成一个SOI二极管，当V1相对V2接高电位时，二极管呈正偏状态；当V1相对V2接负电位时，二极管进入反向偏置状态[1]。由于薄膜SOI硅膜是耗尽型的，PN结只有横向侧面结，PN结面积决定了当ESD事件发生时所能承受的功耗密度和热量，为了防止总剂量辐射条件下的边缘漏电和增加PN结面积，ESD器件设计时采用了环形栅结构，P+注入在多晶硅栅外部，N+注入形成于多晶硅栅内部，如图2所示为N-型衬底栅控二极管平面示意图。

图1 N-型衬底栅控二极管（Lubistor）剖面示意图

采用环形栅结构实现总周长约为960μm的栅控二极管，采用脉冲宽度为100ns的TLP设备分析所得器件反向击穿时的TLP扫描特性，如图3所示。反向击穿电压Vb≈15.5V，反向击穿工作时内阻Ron≈45Ω，热击穿电流It2≈0.8A，器件漏电流Ileakage是nA以上量级。

图2 栅控二极管平面示意图

图3 栅控二极管TLP扫描曲线（周长=960μm）

在输入端口ESD防护设计时，采用这种特性的栅控二极管是可行的。因为SOI二极管的反向击穿电压Vb小于0.8μm SOI器件栅氧击穿电压，至少有1.0V以上的设计裕量；由于SOI二极管Ileakage相当小，对电路输入端口的高电平漏电流影响也极小，电路高电平漏电流仍可控制在nA量级。因此，输入端口如图4所示再采用一个RESD电阻进行限流和限压，输入端口的ESD设计就完全解决了。

在输出端口ESD防护设计时，单纯使用这种特性的栅控二极管是有一定风险的。因为SOI二极管的反向击穿电压Vb接近甚至高于0.8μm SOI器件结击穿电压，但是由于大尺寸并按ESD设计规则设计的输出驱动器SOI PMOS、NMOS仍具有的Snapback特性使其仍承担部分ESD防护作用。为了提升输出端口的ESD防护能力，如图4所示，我们采用了实用新型专利技术，用一个RESD电阻进行降压、限流作用，阻止瞬间超大ESD电流作用到输出缓冲器中的驱动PMOS管及NMOS管上，用来减缓来自输出端口的ESD应力对这些器件的作用强度，从而减少ESD应力对它们的损伤，提高输出端口的ESD耐受水平，这样输出端口的ESD设计就完全解决了。

图4 优化后栅控二极管TLP扫描曲线（周长=1 920μm）

在全芯片ESD防护设计时，单纯使用这种特性的栅控二极管存在巨大风险。因为SOI二极管的反向击穿电压Vb接近甚至高于0.8μm SOI器件结击穿电压，如图4所示。当内部电路的SOI器件在ESD的应力条件下已发生结击穿，SOI二极管由于反向击穿电压过高尚未开始工作，最终导致电路按照芯片静态电流从μA量级猛增至几十mA量级，内部被ESD损伤，功能失效，但端口正常的失效模式发生失效。我们已经从实践中发现，通过增加栅控二极管的周长并通过工艺优化手段对栅控二极管 N-阱衬底浓度调节，降低SOI二极管反向击穿电压，将其控制在7.5V左右为宜。图4为优化后的栅控二极管反向特性。反向击穿电压Vb≈7.5V，反向击穿工作时内阻Ron≈11Ω，热击穿电流It2≈2.5A，器件漏电流Ileakage是μA以上量级。

在电源与地之间，采用此特性的栅控二极管是有效保护芯片内部电路及提升全芯片ESD水平至HBM模型至4kV的关键。

3 ESD网络设计

3.1 电路ESD设计难点

通常存储器常用双列直插式管壳进行封装，而且与这颗抗辐照256kB SOI只读存储器电路有一个共同特点，电路本身一般分别仅有一个电源引脚和一个地引脚，且键合指分布在管壳腔体内相对应的两边。由于芯片面积已达7mm×7mm，VDD的PIN28引脚与VSS的PIN14引脚芯片内距离达到14mm。

由于芯片面积受管壳腔体的限制，满足芯片供电需求的电源网络最宽只能设计到80μm，约25Ω寄生的电阻以及电源网络寄生的电容，必然会严重影响ESD防护器件有效性。这种设计带给芯片ESD设计的难度体现为电源与地之间放电通路少、放电通路很长、导致放电效率低，整颗芯片的ESD水平难以得到提升。

3.2 成功的ESD网络设计

针对电路存在的ESD设计难点，我们利用电路一个无用引脚PIN1，在取得用户同意后将其设计为VSS引脚，见图5。

图5 成功的SOI ESD网络示意图

PIN1脚与PIN28脚作为一对电源、地引脚紧密放置在一起，电源与地之间放电通路增加了，有直接最短通路，静电放电效率提高。

另一方面，为改善芯片电源地线网络上寄生电阻给ESD放电所带来的负面影响，我们在用一铝和二铝走线形成的电源地线网络上，再布上三铝形成叠层结构的电源地线网络，这样既加固了电源地供电网络，也使其寄生电阻减少一半以上。在围绕全芯片的VDD与VSS走线下每隔2 000μm放置一组图4所示工艺优化的栅控二极管，共放置了11组。多组SOI二极管的并联，降低了ESD事件来临时ESD防护器件进入工作状态时的内阻，并提供了很大的PN结面积。因此，采用图5所示的全芯片SOI ESD防护网络，可以成功实现HBM 4kV。

3.3 失败的ESD网络设计

图6所示是一个不成功的SOI ESD防护网络设计，采用图6 SOI ESD网络设计的芯片整体ESD水平远不能达到HBM 2kV水平。

图6 失败的SOI ESD网络示意图

由于电路研制后评价显示输入引脚TTL指标未达到设计预期，为了减缓输出大驱动器快速翻转引起的地线噪声对输入端口TTL电平的影响，在图6的设计中对电路的电源地线网络进行了修改。将PIN1与PIN14两组供地引脚在芯片内部完全分开，设计地成两个独立的地线网，两者之间无金属短接。用PIN14给电路中大驱动器件和所有ESD防护器件供地，用PIN1给内部电路、TTL缓冲器、输出前级驱动器等供地。这是在体硅CMOS电路中采用的一种较常规的地线噪声隔离设计技术。

但设计时疏忽了PIN28与PIN1之间ESD防护器件的设置，这种疏忽在体硅CMOS电路中所带来的影响不一定是致命的，但对于SOI电路而言，直接导致电路整体ESD水平从HBM 4kV以上下降至2kV以下（预见不超过500V）。这是因为对于全介质隔离的SOI电路而言，没有了体硅CMOS电路的大衬底，PIN1与PIN14完全被埋氧隔离，它们之间不再存在体硅CMOS电路地引脚通过衬底相连的优势。如果是体硅CMOS设计，当PIN1与PIN28之间无直接放电通路时，可以通过衬底借“道”PIN28与PIN14之间的通路放电，效率虽然会打折扣，但不一定致命。因此，采用图6所示的全芯片SOI ESD防护网络是一个非常失败的典型设计案例，也是习惯体硅CMOS电路思维的设计者易犯的错误。

4 试验结果与分析

进行ESD试验所用两款256kB SOI只读存储器样片采用完全相同的流片工艺和封装管壳，分别基于图5与图6 SOI ESD防护网络实现全芯片的ESD设计。

实验方法采用GJB548B-2005所规定的人体模型（HBM）3015方法，对两款样片各取3只分别进行ESD实验。对样片1实验时采用的打击方式为：Allto-VDD，All-to-VSS，IO-to-IO。对样片2实验时，由于电路片内有物理隔断的2个地引脚，分别为VSSD和VSS，按照标准方法要求，采用的打击方式为：All-to-VDD，All-to-VSS，All-to-VSSD，IO-to-IO。两款SOI样片的ESD试验结果如表1所示。

表1 两款SOI ESD网络实现样片的ESD试验结果对照表

采用图5所示ESD网络的样片1的3颗样片全部通过了4kV的ESD试验。试验完成后上大型测试设备J750测试，所有输入引脚对地压降与试验前相比未改变，所有输出引脚三态漏电测试与试验前相比未改变，样片静态电流仍维持试验前μA量级，样片功能正常。

采用图6所示ESD网络的样片2的3颗样片全部未通过2kV的ESD试验。试验完成后上大型测试设备J750测试，所有端口测试也非常正常，但样片静态电流由试验前的μA量级猛增至70mA～80mA量级，电路功能出错。3颗样片全部失效，且失效模式与表1所示完全相同。

表1所示的两款样片的ESD试验结果充分验证了我们之前对图5与图6两个SOI ESD设计网络的分析。针对SOI电路ESD防护网络设计需特别谨慎，因为SOI材料与结构所引入的全介质隔离方式，在为SOI电路带来优势的同时，也增加了其ESD设计的复杂性和难度。

5 结论

由于SOI电路材料与器件结构的原因，使SOI电路抗ESD设计相对体硅电路而言难度更大，正如体硅电路的ESD结构不能生搬硬套至SOI电路的ESD设计中来一样，本文介绍的器件结构、网络等更侧重SOI电路ESD设计方法、原理及指导思想的阐述，都有它们的局限性和使用边界，与电路版图结构相关性也极大。但是如果根据SOI电路的目标工艺情况采用TLP等分析手段预先完成SOI ESD防护器件的设计和验证，掌握ESD防护器件全面特性，安排设计合理的电路ESD网络，并放置有效的ESD器件，SOI电路的ESD水平是完全可以做到2级以上水平的。

[1] Ming-Dou Ker, Kei-Kang Huang, Tien-Hao Tang. Siliconon-insulator diodes and ESD protection circuits∶ United States, US 6653670B28[P]. Nov.25,2003.

[2] Mansun Chan, Selina S Yuen, Zhi-Jian Ma, et al.Comparison of ESD Protection Capability of SOI and BULK CMOS output Buffers[J]. IEEE/IRPS,1994∶292-298.

[3] Sridhar Ramaswarmy, Prasum Raja, et al. EOS/ESD Protection Circuit Design for Deep Submicron SOI Technology[J]. EOS/ESD Symp, 1995∶212-217.

[4] S Voldman, R Schulz, J Howard, et al. CMOS-on-SOI ESD protection networks[J]. EOS/ESD Symp,1998∶333-350.

ESD Design for Radiation-hardened SOI 256kB Read-only Memory

LUO Jing, YAN Yan, LUO Sheng, HONG Gen-shen, HU Yong-qiang
（China Electronics Technology Group Corporation No.58Research Institute,Wuxi214035,China）

ESD design technology has become a SOI bottleneck technology to enhance the reliability of the SOI circuit. The ESD protection design solution of radiation-hardened 256kB ROM based on SOI/CMOS process is proposed in this paper. Combined with circuit features, detailed analyses for the ESD design difficulties of this chip are proposed in the paper. The analysis and the solving method how to closely cooperate process, components and circuits three aspects for ESD design of SOI circuit are described. Based on 0.8μm 1P3M partially-depletion SOI/CMOS process, its HBM ESD level reaches 4kV by using the ESD design methods and networks.

ESD; SOI; lubistor; ROM

TN402

A

1681-1070（2011）09-0027-05

2011-06-29

罗 静（1968—），女，浙江绍兴人，研究员级高级工程师，毕业于上海交通大学，现在中国电子科技集团公司第五十八研究所工作，主要研究方向是VLSI ASIC建库、抗辐射电路设计等；

颜 燕（1960—），女，重庆人，高级工程师，现在中国电子科技集团公司第五十八研究所从事元器件标准化工作；

罗 晟（1979—），男，浙江台州人，工程师，2002年毕业于电子科技大学电子工程学院信息工程专业，现任职于中国电子科技集团公司第五十八研究所，从事集成电路设计工作；

洪根深（1973—），男，安徽无为人，硕士，2002年毕业于四川大学物理科学与技术学院，现在中国电子科技集团公司第五十八研究所从事SOI工艺技术研究。