多码环架构对扩频捕获性能的优化

保 骏

(中国西南电子技术研究所,成都 610036)

1 引 言

在扩频接收机中,经常会使用到PN码跟踪环。由于PN码跟踪环的鉴相特性通常仅能在一个码元之内有效,若采用单Δ环,鉴相特性更是缩减为半个码元宽度。因此要求PN码捕获电路在给出相位信息时,必须根据码环鉴相特性精确到相应的码元宽度范围内。但是,由于捕获是一个概率事件,在受到接收噪声、信号频率动态变化等客观条件的影响时,不可能做到100%的捕获成功概率。同时,由于捕获电路中没有锁相环,因此其本地码钟相对发端码钟始终存在一定的偏差和漂移,因此不能保证每次捕获都能使码环被准确复位到鉴相范围之内,根据测试我们发现捕获可能偏差多个码元宽度[1-2]。

在当前普遍的系统设计中,往往是单纯采用改善捕获电路性能的方式来进一步提高捕获的成功概率。这种方式不但增加了捕获电路的复杂程度,而且需要依靠资源大量消耗来换取性能改善,代价很大[2,3]。通过试验分析,我们发现通过对接收机的码环架构进行简单优化也可以达到同样目的,而且无需对捕获提出苛刻要求。

本文提出的扩频接收机多码环架构,即是在接收机中采用多个码环,以增加鉴相特性覆盖范围的方式,达到提高系统捕获性能的目的。

2 接收机码跟踪环及PN码捕获原理分析

2.1 接收机码环原理分析

在扩频接收机当中,PN码跟踪一般采用非相干延时锁定环,包括本地PN码产生器、接收信号与本地PN码相关器、误差提取、环路滤波、码钟DCO等部分。伪码的捕获靠PN码快捕模块完成PN码相位的快速搜索,将本地PN码与接收信号PN码相位对准到1个码元之内,同时将计算得出的码钟频率值预置到本地码钟DDS,此时环路进入快捕带,完成锁定。

对于采用双Δ鉴相宽度的PN码环,捕获范围宽,容易锁定;对单Δ环,相位抖动小,测距精度高但难以锁定,对捕获精度要求高。双Δ环鉴相曲线如图1所示。利用码环时间误差鉴别特性,本地码可以锁定在鉴别曲线的零点,与输入伪码相位相同。

图1 双Δ环鉴相特性Fig.1 Double-Δ-loop characteristic of phaese detect

由于PN码跟踪环的鉴相特性仅在半个或一个码元之内有效,因此要求捕获电路在给出相位信息时,必须根据码环鉴相特性精确到相应的码元宽度范围内[2]。

2.2 PN码捕获原理分析

长码的捕获过程是一个时间轴和频域轴同时进行的二维搜索过程,一方面是时间上的不确定性带来的码元搜索,另一方面是卫星移动产生多普勒频移引起的对频率的搜索。对伪码相位的搜索是利用码的相关性通过大量的相关运算完成的,而对多普勒频移的搜索往往是将整个多普勒频率范围分为许多个频率槽依次搜索或者并行搜索完成[3,4]。若需要缩短捕获时间、提高系统捕获性能,只能通过增加并行搜索路数的方式实现,但这种方式需要成倍地消耗系统资源,并且给设计带来更大的难度。

对于二维搜索而言,依次串行搜索时间太长,不能满足大多数使用要求,完全并行搜索硬件资源及设备体积上又不可承受,因此可以利用FFT及IFFT在频域上完成快速相关运算过程,并通过采用在频域上对多普勒频率的峰值(相关值)进行门限判决的办法将二维搜索转化为只有码元搜索的一维搜索过程。采用此种方案可以在完成相位捕获的同时得到信号的频率信息。

在信号检测中,我们最感兴趣的两个量是单次试验的检测概率和虚警概率。有了 p0( y )和p1( y ),可以计算虚警概率、检测概率和信噪比的关系。设虚警概率为Pf,检测概率为PD,则:

式中,ρ=S/N=CT/N0,由式(1)可知虚警概率、检测概率仅和信噪比S/N有关,其关系如图2所示。

图2 虚警概率、检测概率和信噪比的关系Fig.2 Relationship among S/N,false alarm probability and detection probability

在捕获电路完成对码的二维搜索之后,需要将相位和频率信息通过一定的接口关系送给接收机的码跟踪环路[5-6]。

3 捕获与接收机的接口原则及存在的问题

接收机和码捕获电路的接口包括码相位接口和频率接口两部分。针对这两部分的要求为:码相位信息精度小于等于1个或0.5个码元宽度;频率信息精度小于等于码跟踪环路捕获带。

在这两个原则中,频率信息精度相对较容易达到,本文就不进行分析了,但码相位信息的精度容易受到多种因素影响而发生超差[2,7]。

从前述分析可以看出,捕获是一个概率事件,受到接收噪声、多普勒频率动态、时钟漂移等客观条件的影响[8],是不可能完全做到100%的捕获成功概率的,而且很难保证每次捕获都能使码环被复位到准确的1个码元之内。

为了验证捕获性能的变化,我们在以下条件下进行了试验:在接收信号频率加动态变化条件下,码元宽度为0.33 μ s,要求当信噪比为8dB时,系统捕获概率大于60%;信噪比为13dB时,系统捕获概率大于99%。根据上述要求在单码环接收机中进行试验。

给定接收信噪比S/N=8dB,捕获相位精度可能偏差多个码元宽度,示波器显示的收发码相位关系如图3所示,图中上排脉冲为发端信号码初始相位,下排脉冲为码捕获电路恢复的接收信号码初始相位。在理想情况下,两者的相对位置应当固定。通过示波器的余晖显示功能记录了多次捕获的相位位置,很显然,捕获电路不能将每次恢复的收端相位保持在相对固定的位置上。

图3 相位捕获精度(S/N=8dB)Fig.3 Precision of phase acquisition(S/N=8dB)

从图3可以看出,在此条件下,捕获相位精度仅能保证在2.36 μ s的时间范围内,通过试验验证,此时若要达到10-6的虚警概率,捕获概率不到20%,显然无法满足码环的精度要求。

保持接收信号频率动态变化条件,将信噪比增加5dB之后,捕获相位精度会明显好转,如图4所示。码环相位精度改善到1.13 μ s之内,此时若要达到10-6的虚警概率,捕获概率可以达到90%,但仍然不能满足系统99%捕获概率的要求。

图4 相位捕获精度(S/N=13dB)Fig.4 Precision of phase acquisition(S/N=13dB)

从图3和图4可以看出,捕获电路提供的相位精度在较为严苛的条件下往往不能保证接收机码环的要求,从而使系统捕获性能大幅下降。

下面对采用多码环架构提高捕获性能的方式进行分析。

4 码相位信息误差的多码环解决方案

通过采用多码环的构架可以较容易地降低接收机对相位信息精度的要求,多码环构架如图5所示。

图5 多码环扩频接收机结构框图Fig.5 Structural block diagram of receiver with multiple code loop

在一般的单码环结构扩频接收机中,图5中的阴影部分仅由一个码环构成[9-10];多码环结构当中,码环的数量扩展到了4个(根据需要可以扩展更多),同时增加了“相位信息延迟模块”和“多码环选择模块”。相位信息延迟模块将PN码捕获电路送来的相位信息分别对应4路码环依次延迟4个码钟周期,从而保证始终会有一个码环接收到正确的相位信息。多码环选择模块根据各个码环的锁定情况,选择出最先锁定的码环作为接收机的码环输出,特别需要注意的是若当前已选择的码环锁定状态不发生变化就不进行输出切换。

采用多码环接收机,整个接收机的码环鉴相特性会按照码环的数量被扩展,如图6所示,有效鉴相范围会扩大单个码环的4倍,即鉴相范围被扩大为0.33 μ s×4=1.32 μ s。

图6 多码环扩展鉴相特性Fig.6 Multiple loops characteristic of phaese detection

在此条件下,前述码捕获电路即使不做任何修改也可以在13dB的信噪比条件下满足系统捕获精度要求。根据图3所示的相位精度误差,若将码环数量扩展到8个,可以不修改捕获电路而将接收机的灵敏度提高到8dB。

由于接收机采用了多码环架构,那么必须很好地设计多码环选择算法。此算法的原则是:自动选择首先锁定的码环;失锁后可以自动切换;选择正常锁定的码环后,接收机状态不受其余码环状态变化的影响。

根据以上原则,多码环选择模块算法流程图如图7所示。

此模块采用Verilog硬件描述语言在FPGA中实现码环自动选择功能。程序运行时根据“选择标识”、“通道标识”两个变量的值自动对码环作出正确选择,程序共需考虑4种情况。

(1)情况1:全部码环均失锁

程序在每一个系统时钟周期都会进行码环锁定指示的采样判断,若全部码环均处在失锁状态,“选择标识”、“通道标识”两个变量保持初始化的0,程序跳转至末尾,选择缺省码环作为选择输出,在程序中设定码环A为缺省输出。

(2)情况2:只有一路码环正常锁定

当程序检测到其中一路码环锁定之后,“锁定指示”变量为1,程序根据各码环锁定状态进行通道判断,根据锁定对应环路对“通道标识”变量进行赋值,并将相应码环作为选择输出。

(3)情况3:多路码环锁定

当程序检测到多路码环锁定之后,“锁定指示”变量为1,将按照设定的A、B、C、D优先级依次降低的顺序进行通道判断,根据最早锁定且优先级最高的环路作为选择输出,并根据选择结果对“通道标识”变量进行赋值。在完成选择之后由于“通道标识”变量已经完成对应赋值,因此选择输出不会受到后锁定环路的影响。

(4)情况4:当前选择码环失锁,其余码环正常锁定

当程序当前选择的码环失锁,程序会将“选择标识”清零,重新进行锁定通道判别,自动按照优先级选择其余正常锁定的码环。

通过对以上4种情况的分析可知,此模块设计符合电路需要的选择原则。

5 试验验证结论

按照本文前述试验方式,我们对单码环接收机和多码环接收机在 S/N=8dB的条件下进行了捕获时间测试,测试结果如表1所示。

表1 码环捕获时间测试结果(S/N=8dB)Table 1 Code loop acquisition time(S/N=8dB)

由表1可知,单码环接收机、4码环接收机和8码环接收机的捕获概率分别为20%、60%和90%,而指标要求为接收机在10 s之内的捕获概率大于90%。

由于捕获概率需要很大的样本点支持,我们在试验中以10次为一组进行了超过100组试验,限于文章篇幅,此处仅选取较有代表性的3组试验结果。对所有数据进行计算统计,若需要达到10-6的虚警概率,在8dB、13dB、15dB的信噪比条件下,测试结果如表2所示。

表2 各类码环捕获概率Table 2 Acquisition probability of three code loops

从测试结果可以看出,采用多码环架构的接收机可以在相同的条件下较大提高捕获性能。

6 结束语

本文对扩频接收机中码捕获电路原理、码跟踪环原理及两者之间的接口关系进行了分析,提出了一种可以降低码捕获电路精度要求但不影响系统性能的多码环架构设计方法,并通过硬件电路的实现验证了这种设计方案的合理性和可行性。这种设计方法具有简化捕获电路设计,降低捕获电路的要求,增强接收机在低信噪比、时钟漂移等情况下的适应性的优点,具有较高的工程应用价值。但由于使用了多码环选择,需要增加自动选择算法,在后续工作中可以对码环的复用方式进行考虑。

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