多功能车辆总线网络中网络节点的设计研究

徐 磊 谢维达 寇若岚 李 玲

(同济大学铁道与城市轨道交通研究院,201804,上海∥第一作者,硕士研究生)

多功能车辆总线网络中网络节点的设计研究

徐 磊 谢维达 寇若岚 李 玲

(同济大学铁道与城市轨道交通研究院,201804,上海∥第一作者,硕士研究生)

多功能车辆总线(MVB)是分布式工业控制系统的一种应用形式,其核心部分是网络节点。提出构建一个MVB网络节点的设计方法。采用时序转换机制实现网络节点中上位机Host CPU和网络接口单元(NIU)之间信息的传输,并在实验室条件下进行了仿真试验。试验结果验证了设计的可行性、通用性。

分布式控制;多功能车辆总线;网络接口单元;上位机;时序

First-author's addressInstitute of Railway&Urban Rail Transit,Tongji University,201804,Shanghai,China)

为了实现列车中分散于各车辆的设备的协调工作,列车通信网络在初期串行通信总线的基础上逐步发展起来。它能够实现整列车中所有设备的信息共享、协调工作,以及故障的远程诊断和维护,为旅客提供信息服务。1999年6月,经过长达11年的工作,列车通信网络(TCN)标准——IEC 61375正式成为国际标准。它由铰接式列车总线(WTB)和多功能车辆总线(MVB)组成。其中,MVB是将位于同一车辆或不同车辆中的标准设备连到列车通信网络上的车辆总线。在工业控制网络中,各控制单元构成一个分布式控制系统。具体到列车控制网络,这里的控制单元就是MVB网络节点。它是列车通信网络的基础与核心部件。一个MVB网络节点主要由上位机和网络接口单元(NIU)两部分组成。其中,NIU负责OSI/RM(开放式系统互连参考模型)中的低二层协议,即物理层和链路层;作为控制机的上位机负责OSI/RM中的高层协议。

本文首先给出仿真系统的设计方案,然后在Quartus II环境下进行仿真试验,最后分析试验结果,得出结论。

1 系统方案设计

设计并在实验室条件下实现用于列车控制系统的MVB网络。该网络的核心部件为MVB网络节点,其关键环节是上位机与NIU之间的通信。由于上位机和NIU是两个相对独立的系统,它们有各自独立的数据线、地址线和读写控制线,所以在两者之间需要搭建一个平台,用来实现正常的通信。

在多机系统中,不同系统之间的通信通常有以下几种方式:

(1)串行通信。这种方式相对简单,但受到波特率的限制,在通信业务大的场合得不到很好的通信效果。

(2)利用共享式存储器来实现通信。主要包括DMA(直接存储器访问)方式和多端口存储器方式等。该方式的控制逻辑比较复杂。

(3)并行通信。主要有两种方式,一种是利用I/O功能在系统之间增加缓冲器或锁存器实现双机通信;另一种是利用第三方硬件电路来实现时序对接,完成通信。

综合比较三种通信方式,结合列车通信网络对实时性和安全性要求高的特点,选择了第三种方式。因为它将数据缓存、控制时序逻辑、地址译码、总线接口等电路全部集成在一片芯片中。高集成性增强了系统的稳定性,为高速数据通信提供了理想的解决方案,更能满足列车通信对实时性、安全性的要求。实现并行通信的方法有很多,其中,可编程逻辑器件(PLD)具有操作灵活、使用方便、开发迅速等优点,目前在电子设计自动化领域被广泛使用。本设计中也应用该技术,在 PLD芯片上构建一个 IP核,用于实现上位机与NIU的数据通信。系统整体设计框图如图1所示。

图1 系统整体设计框图

在该系统中,上位机端信号通过PLD芯片进行逻辑转换,生成相应的NIU的总线通信信号。其中,连接上位机的数据总线以及连接NIU的数据总线均为双向总线。上位机与PLD的通信采用外部存储器访问模式,将 PLD作为一个外部存储器进行操作。

为了对设计方案进行验证,进行了如下试验。本方案采用一块ARM芯片作为上位机控制芯片,使用Philips公司的16/32位微控制器 LPC2294。LPC2294是一个支持实时仿真和跟踪的16/32位ARM7TDMI-S CPU,并带有256 kB嵌入的高速Flash存储器、128 bit宽度的存储器接口和独特的加速结构,使32位代码能够在最大时钟速率下运行。用来负责网络通信的NIU是一块MVB网卡。该网卡完全与IEC 61375-1国际标准兼容,专为机车、工业控制等恶劣的工作环境而设计,是构建MVB设备的理想选择。ARM与MVB网卡(符合ISA总线时序)都具有自身的总线通信协议,是两个独立工作的系统。为了实现两者之间的正常通信,选用Altera公司的FPGA芯片来实现两者之间的时序转换及数据交换。该芯片属于DE2教育平台的CycloneII系列。目前常用的PLD芯片主要有两种,一种是CPLD(Complex Programmable Logic Device,复杂可编程逻辑器件),另一种是 FPGA(Field Programmable Gate Array,现场可编程门阵列),相对于CPLD来说,FPGA能提供更高的逻辑密度、更丰富的特性和更高的性能。

2 时序分析

2.1 ARM时序分析

LPC2294芯片的外部存储器访问时序如图2、图3所示。在读访问周期,首先是CS(片选信号,低电平有效)信号选通外部设备,经过时间tCSLOEL(CS低到OE低),OE(输出使能信号,低电平有效)信号有效;同时,地址线输出地址信号,选中外部设备,经过时间tAVDV(地址有效到数据有效),地址线有效;ARM读取外设地址线数据,经过时间tSTHDNV(数据保持时间),数据读取结束,同时禁能CS信号和OE信号,关闭地址线。在写访问周期,首先是地址有效,选中外部设备,经过时间tAVCSLW(地址有效到CS低),CS信号有效,选通外部设备,经过时间 tCSLWEL(CS低到WE低),WE(写使能信号,低电平有效)有效;同时,读取数据线,经过时间tWELWEH(WE低到WE高),WE信号重新变成无效,经过时间tWEHANV(WE高到地址无效),写数据完成,同时关闭数据线。

图2 外部存储器读访问

图3 外部存储器写访问

2.2 MVB网卡时序分析

MVB网卡符合ISA总线时序,如图 4所示。根据MVB网卡的功能要求,它所用到的信号主要有以下几个引脚:IOR#(读操作使能,低电平有效),IOW#(写操作使能,低电平有效),SA[19:0](地址总线),SD[7:0](数据总线)。MVB网卡所要满足的具体时间要求是:在读操作时,数据线SD在地址线SA及IOR#有效后一个时钟周期内有效(clk=24 MHz),因此CPU可以在SA以及IOR#有效42 ns后采样数据线SD;在写操作时,CPU在地址线SA、数据线SD以及IOW#有效后一个时钟周期内将数据写入内部寄存器,也就是说CPU的数据线应在IOW#无效后保持42 ns。为了保险起见,这里将时间设计为100 ns。

图4 8bit ISA I/O Slave Timing

3 FPGA设计与仿真

用FPGA进行时序对接时,采用Verilog HDL硬件描述语言来进行电路设计。作为一种高级的硬件描述编程语言,其与C语言的风格有许多相似之处,在此引入了时钟控制时序的推进。

通过对比ARM和MVB网卡的时序,发现问题的关键是要延长ARM的OE、WE信号来匹配IOR#、IOW#。由于SD、SA信号是根据IOR#、IOW#变化的,因此,通过FPGA,若能根据OE、WE信号模拟出IOR#、IOW#信号,MVB网卡就可以识别出来自ARM的数据,进而进行数据通信。对于地址总线和数据总线,在读周期的时候,可以将两者直接连通;在写周期的时候,根据MVB网卡的要求,地址线仍然可以直接连通,但数据总线需锁存100 ns以上,这样才能保证写入数据成功。

图5、图6是在QuartusII仿真环境下的仿真时序图。这里选择的时钟信号为50 MHz,OE、Addr、Data接 ARM 的输出信号,IOR、SA、SD接MVB网卡的输入信号。在读操作周期,OE信号有效保持3个时钟周期重新变为无效,IOR信号维持了140 ns,在MVB网卡数据线有效时间内,ARM将数据读走,符合MVB网卡时序要求;在写操作周期,WE信号有效保持1个时钟周期重新变为无效,IOW信号维持了140 ns,数据线信号在IOW信号变成无效后又保持了110 ns,符合MVB网卡对时序的要求。

图5 读操作功能仿真结果

图6 写操作功能仿真结果

4 结 语

通过以上仿真试验,证实了设计方案的可行性。如果上位机和NIU换用其他方案,只需对PLD中的时序转换参数进行相应的改变,就能进行正确的时序转换,实现两者之间的数据通信。

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Research&Design on Network Node in MVB Network

Xu Lei,Xie Weida,Kou Ruolan,Li Ling

Network node is the nucleus of the multifunction vehicle bus(MVB),an application of distributed industry control system.A design method of MVB node is discusced and the communication between Host CPU(central processing unit)and NIU(network interface unit)at the node is realized by converting the time sequence.A simulation experiment has been performed in laboratory,which testified the feasibility and versatility of the design.

distributed control;multifunction vehicle bus;network interface unit;host CPU;timing

U 231+.7

2010-04-30)