自举高端驱动浮动地负过冲闭锁问题

摘 要:高压栅极驱动集成电路的实现中都设计有一定的开关噪声耐量,然而,由于结构上不是完全电隔离的,对噪声自然敏感,用于驱动感性负载时,开关换流期在高端浮动地上产生的过负压会使芯片闭锁,导致芯片高端驱动输出失常,甚至电路毁坏,就过负压产生原因、闭锁机理及在驱动集成电路的高端浮动地与桥输出之间加入电阻网络等电路级抑制措施进行了详细分析和介绍。

关键词:高压集成电路;功率MOS栅驱动集成电路;电平位移;自举;闭锁

中图分类号:TM464 文献标识码:A

文章编号:1004-373X(2009)21-182-04

Latch-up Problem Resulting from Negative Undershoot of High-voltage-side

Floating Reference in Bootstrap Gate-drive IC

WANG Youjun

(Institute of Sciences,PLA University of Science & Technology,Nanjing,210007,China)

Abstract:High-voltage gate-drive IC is designed with certain immunity against switching noise.However,the chip is sensitive to noise since it is not a complete galvanic isolation structure.With inductive load,an excessive negative voltage presented at the source of high-side switching device during commutation may cause the chip latch-up,which results in false operation or total circuit failure.The relationships between voltage undershoot and the latch-up mechanism are introduced in detail.Many means are analysed about to how to avoid the latch-up failure in circuit application level.

Keywords:HVIC;power MOS-gate drive IC;level shifter;bootstrap;latch-up

0 引 言

微电子技术与高压功率器件技术的发展推动了高压集成电路HVIC的发展,功率MOS栅驱动集成电路是高压集成电路的典型电路之一。众所周知,许多功率半导体公司推出有从单相到三相的一系列驱动芯片以及内置有这类电路的智能功率模块。

这类HVIC将驱动高、低端功率管的绝大部分功能都集成在单一芯片中,核心是低压CMOS与高压LDMOS的集成,采用窄脉冲电平位移技术实现从低电压向高电压电平转换而用于高端功率管控制,并采用自举电容电路获得高端驱动浮动电源[1],这使驱动电路设计大为简化,成本降低,故在逆变器、伺服驱动等功率变换领域得到广泛应用。

闭锁寄生效应是功率集成电路普遍存在的问题,在一定工作条件下,开关噪声会诱发HVIC闭锁,导致芯片输出失常,甚至毁坏芯片。本文就相关问题及防护措施进行了分析介绍。

1 内部高端驱动形成原理

图1是典型高压半桥驱动芯片的内部功能框图。图中M1和M2两高压LDMOS用于实现高压电平位移,由于高端电路的地要求是浮动的,这里着重分析说明高端驱动形成的过程。

HIN高端逻辑控制信号经施密特触发器等电路送入脉冲发生器后转变为与其上升沿和下降沿分别相对应的Von和Voff两路窄脉冲[2],然后通过高压电平位移在M1和M2漏极产生相对于高端电源VB的Vset置位脉冲信号和Vrst复位脉冲信号,再经脉冲滤波器反向和整形后(因漏极瞬态位移电流的影响,Vset和Vrst信号中会出现噪声,引起电路的误触发,所以要滤波整形[3])转换为相对于浮动地VS的RS触发器置位脉冲控制信号和复位脉冲控制信号,最后利用RS触发器还原高端输入逻辑控制信号,从而完成从逻辑地控制信号到高端浮动地驱动输出的信号转换。高压电平位移电路采用脉冲触发工作方式减小了芯片的功耗,主要信号波形如图2所示。

图1 高压半桥驱动芯片内部功能框图

图2 高端驱动形成时序图

2 VS引脚电压负过冲及影响

驱动器作为逻辑控制电路与功率开关的接口,其自身可靠性对功率变换系统有极大的影响。由于电平位移式HVIC结构上不是完全电隔离的,主电路功率器件在高速开关大电流时产生的开关噪声会对其造成影响,开关过程中VS引脚上的电压负过冲会引起HVIC闭锁,闭锁发生时,高端驱动输出锁定,且不响应输入控制信号的变化,锁定状态难以预料[4],高端驱动输出高或低都有可能。如图3(b)所示,在t5闭锁发生时刻,尽管此时控制逻辑要求高端输出为低,但输出却为高;在图3(c)中,t3闭锁发生时刻,发生的情况正相反。前一种情况导致死区过后高低端两路驱动输出同时为高电平,造成桥臂直通,从而损坏功率器件和HVIC。

图3 闭锁时高端驱动输出波形

图4所示为带寄生参数的典型半桥电路[5]。Lc1,Le1和Lc2,Le2集中代表了上下桥臂由器件内部封装连线、器件外引脚和PCB布线形成的寄生电感。桥输出用于电机等感性负载时,由于电流相位滞后于电压,在功率开关Q1由开通转为关断时,感性负载电流在死区时间内通过下管Q2的续流二极管D2续流。换流期间di/dt的快速变化,考虑寄生电感的影响,VS对地电压为:

VS=-VD2-(Le2+Lc2)dIFWdt+Le1dIHdt

(1)

式中:VD2为续流二极管的正向导通压降;IH为上管关断时的电流;IFW为二极管续流电流。

显然,VS负过冲幅值取决于寄生参数和两管电流的变化率,负载电流很大或发生过流时,变化率较大的di/dt会使VS端出现很大的负压,甚至能将VB端电位也下拉到负电位,给驱动芯片正常工作带来不利影响。驱动HVIC的负过冲耐量在器件数据手册的建议工作条件(Recommended Operating Conditions )中有所规定,15 V工作电压条件下,IR公司IR21××,IR22××系列的允许值为-5 V;Fairchild公司FAN7384的允许值为-9 V,这是高压电平位移电路正常工作的要求[6]。

3 机理分析

从图1结合图2波形可以知道,M1或M2触发导通时,电阻RD1,RD2的下拉电压各自形成了Vset和Vrst脉冲,下拉幅度分别表示为Vm1和Vm2。因电容电压不能突变,VB随VS负过冲而下降,幅值Vm1和Vm2也势必减小,当VB下降很利害(甚至为负),即VS负过冲很大时,Vset和Vrst脉冲幅度变得很低,以至脉冲滤波器因门限要求不能拾取Vset和Vrst脉冲信息[7],高压电平位移电路功能丧失导致高端输出不受控,即HVIC闭锁。另外,两电阻的绝对大小决定了Vm1和Vm2的大小,两者相对大小决定了两路高压电平位移电路各自正常工作范围的宽窄,而RD1,RD2不可能做到完全一样,显然在一路失去作用临界处另一路仍可正常工作,若换流期间的噪声脉冲出现在HIN,正常起作用的那路脉冲就决定了驱动输出HO的状态,且在所处整个死区维持不变,工艺上的起伏引起芯片之间RD1与RD2相对大小的起伏,使得闭锁发生时锁定状态存在不确定性,但有一点可以肯定,如果RD1>RD2,闭锁发生时,HO的状态为高,换流死区过后,就会发生桥臂直通。

图4中Dsub,Dp是HVIC内部寄生二极管,其中Dsub是因HVIC结隔离(Junction Isolated)构造而寄生的衬底二极管,这些二极管的正向导通或反向击穿也会引起输出状态锁定,甚至芯片毁坏。从图4不难知道,VB因VS负过冲下降得很低或为负时,诱使Dsub正向导通并产生衬底电流Isub。Isub大小适度时,引起上述闭锁效应;再有,寄生电感Lc1,Lc2及Le2上的感应尖峰电压将引起自举电容C2过充电,衬底电流Isub 也经Dsub对自举电容充电,两充电回路如图4中虚线所示,VB与VS之间电压一旦超过额定值,Dp击穿诱发雪崩导致高端驱动输出锁定(Avalanche Induced CMOS Latch-up),进而HVIC毁坏。

图4 典型主功率桥臂电路

4 电路级抑制措施

基于以上分析,电路应用时,应采取一些抑制保护措施来削弱开关噪声的影响。

(1) 如图4所示,在VS脚和半桥中点之间加入一电阻Re或电阻网络,可限制负过冲的幅度和Isub的大小。试验表明,Re取值越大,效果越好,但Re阻值过大,可能在电路启动时引起直通。因为电路启动时自举电容电荷为零,在Q1关断,Q2开通时,VCC对自举电容C2充电,充电浪涌电流在Re上产生的电压通过HO和VS之间内部ESD二极管馈送到Q1的栅源之间,如果此电压大于Q1开启电压就发生桥臂直通,因此Re阻值必须满足下式:

Re < R3VthVCC-VD3 -VQ2 -Vth

(2)

式中:VD3,VQ2分别为自举二极管D3和下管Q2的导通压降;Vth为Q2的开启电压。

以Fairchild公司Mini-DIP系列FSBB20CH60智能功率模块为例,根据试验结果,Re取值推荐在5~20 Ω之间。为了防止启动时引起直通,推荐自举电阻R3至少是Re的3倍。Re的加入,上管栅极电阻R1应适当减小或为零,以保证高端和低端栅极电阻相等。

上述提及的电阻网络还有其他实现形式,文献[8]做了详尽对比实验研究,表1给出的是用各种电路形式(注:电路左端接VS脚,右端接桥中点)实现闭锁抑制和开关特性的对比结果。电路形式的选择取决于系统的要求,第一种电路性能适中,结构最简,比较实用;如果兼顾系统开关性能,后两种是较佳的选择(Mini-DIP系列功率模块的VS脚与各自上管的源极在模块内部并未联接,给上述电路形式的选择在设计上带来了灵活性)。

表1 各种电阻网络开关特性对比

(2) 除上述措施外,还可在COM脚和下管源极之间加入一电阻Rcom,与Re不同的是,自举电容充电并不经过该电阻,其阻值因而可选得大些,以有效限制流入衬底二极管Dsub的电流。Rcom阻值应满足下式:

RcomC2韙1

(3)

式中:t1是续流二极管D2续流时,IFW以变化率dIFW/dt增长的持续时间。另外,下管栅极电阻R2应适当减小,以满足上下管驱动对称性的要求。

(3) 在满足上桥臂最长时间导通要求的基础上,自举电容量至少按设计值的一倍裕量选取,这可减小自举电容过充电压幅值。另外,为了保持电源电压VCC稳定,其去耦滤波电容C1取值至少比自举电容C2大10倍,因在C2充电期间VCC的跌落有可能使衬底二极管提早导通[9]。

(4) PCB布线、元器件布局都要仔细优化,尽可能减小主功率电路的分布参数。

5 结 语

针对VS过负压而使驱动芯片出现误触发引起产品失效的问题,除上述电路应用级措施外,各芯片厂家也在从芯片版图设计、工艺等方面采取各种技术措施来避免、降低或消除闭锁的发生。如IR公司提出在HVIC衬底与COM端之间集成衬底二极管Dsub的限流电阻Rcom;双路高压电平位移电路设计成复位优先型,确保即便VS负过冲使得只有一路电平位移电路起作用,高端驱动输出能预知为低(设计工艺时,把复位支路的漏极上拉电阻RD2做得比置位支路的漏极上拉电阻RD1大30 Ω左右;芯片内部集成监测VS负压的传感电路,一旦负压超过规定值就复位高端RS触发器,使高端驱动输出为低[10])。三菱公司基于自身芯片也从版图级和工艺级提出了十种抗闭锁措施[11]。相信各种有效措施在新一代HVIC中的应用会大大提高功率驱动电路的可靠性和系统整体性能。

参考文献

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[11]Hatade.Semiconductor Device Capable of Avoiding Latch-up Breakdown Resulting from Negative Variation of Floating Offset Voltage[P].US-P:20080265334,2008.

作者简介 王友军 男,1965年出生,贵州都匀人,硕士,副教授。从事信号与系统专业基础教学和科研工作。