基于ＤＤＳ驱动ＰＬＬ结构的宽带频率合成器设计

朱庆福　习友宝　董利芳

摘 要：结合数字式频率合成器(DDS)和集成锁相环(PLL)各自的优点，研制并设计了以DDS芯片AD9954和集成锁相芯片ADF4113构成的高分辨率、低杂散、宽频段频率合成器,并对该频率合成器进行了分析和仿真，从仿真和测试结果看，该频率合成器达到了设计目标。该频率合成器的输出频率范围为594~999 MHz，频率步进为5 Hz，相位噪声为-91dBc/Hz@10 kHz，杂散优于-73 dBc，频率转换速度为520 μs。

关键词：DDS；PLL；频率合成器;相位噪声

中图分类号：TN911文献标识码：B

文章编号：1004-373X(2009)05-090-03

Design of Wideband Frequency Synthesizer Based on DDS-Driven PLL

ZHU Qingfu,XI Youbao，DONG Lifang

(School of Electronic Engineering,University of Electronic Science & Technology of China,Chengdu,610054,China)

Abstract：By taking advantages of the Direct Digital Synthesizer (DDS) and Phase Locked Loop(PLL),a low spurious,wide band,high resolution triple tuned type frequency synthesizer with AD9954 and ADF4113 is designed.The results which are the simulated data and the measured results on finished product indicate that the technology can obtain its goal.Its specifications show as following: output frequency range 594~999 MHz,step 5 Hz,phase noise -91 dBc/Hz@10 kHz,SFDR -73 dBc,hopping time 520 μs.

Keywords：DDS;PLL;frequency synthesizer;phase noise

0 引 言

频率合成器是电子系统的心脏，是决定电子系统性能的关键设备。高的相噪指标能提高系统的信噪比，降低临近信道干扰，增加信道之间的隔离度。随着现代军事、国防及无线通信的发展，移动通信、雷达、制导武器、电子测量仪器和电子对抗等电系统对频率合成器提出了越来越高的要求。低相位噪声、高纯频谱、高速捷变和高输出频段的频率合成器已成为频率合成发展的主要趋势［1］。

为此，提出了一种利用DDS的高分辨率、高精确度、频率变化易于控制的优点，与PLL良好的窄带跟踪性能相结合实现的频率综合器。

1 率合成器的结构及其电路实现

1.1 DDS驱动PLL的频率合成器的结构

DDS驱动PLL的频率合成器的结构见图1。

DDS的参考信号由晶振产生，其频率为f璻ef。DDS输出的信号频率为f璂DS，频率值由频率控制字(FTW)控制。锁相环(PLL)的参考信号由DDS的输出信号驱动。VCO的输出频率由PLL芯片的电荷泵(CP)输出，并通过低通滤波器(LPF)后控制。频率合成器的输出信号为VCO的输出信号［2,3］。该频率合成器通过单片机提供控制信号，以改变DDS中FTW和PLL的分频比。

图1 DDS驱动PLL的频率合成器结构

VCO输出信号频率与DDS输出信号频率间的关系为：

f璷ut=N·f璂DSR

(1)

而DDS的输出频率由频率控制字K控制，且有［4］:

f璂DS=K·f璻ef2M

(2)

式中：M是DDS的相位累加器的位数；f璻ef是DDS的内部时钟。这样，式(1)可以写成：

f璷ut=NR·K2M·f璻ef

(3)

在图1所示的结构中，由于DDS模块具有较高的频率分辨率，所以从式(3)可以看出，理论上输出信号具有比传统结构更高的频率分辨率。设计中晶振频率为400 MHz，PLL分频比为27。由式(3)计算可知，该频率源可以实现5 Hz的频率分辨率。其中DDS的输出频率为22~37 MHz，所以系统输出频率范围为594~999 MHz，达到了设计要求。

1.2 电路实现

对于DDS模块，采用了AD9954芯片产生低频参考信号。AD9954［5］是ADI公司最新的AgileRF合成器，具有32位的频率控制字。在400MHz的时钟频率下，输出频率分辨率可以达到约4.7×10-5 Hz，具有14位可编程移相单元。芯片采用了先进的DDS技术，内部集成14位的高性能DAC。该DAC具备优秀的动态性能,相位噪声优于-120 dBc/Hz@1 kHz，在160MHz输出时杂散优于-81 dBc。该芯片通过对外部参考时钟倍频，其内部时钟可达到400 MHz，可以很方便地产生快速跳变的低频信号。

AD9954内部没有低通滤波器，因此经过DAC余弦输出的扫频信号不可避免地含有高频噪声［6］。该噪声可分为两大类：一类为DAC数模转换所带来的阶梯波形分量及其高次谐波;另一类为AD9954内部系统时钟及其高次谐波。由此可见，信号输出端口需加低通滤波器以抑制高频干扰。为了使得滤波器远端抑制特性比较好，设计中选择椭圆函数滤波器［7］。为了尽量减少诸如元件值误差、温度飘移、老化等所带来的影响，设计中采用两个电容并联来代替原来的一个电容，以减少其影响。由于DDS的输出频率最大为37MHz，滤波器设计了比较大的余量，通带设计为40 MHz，设计结果如图2所示。

图2 椭圆函数低通滤波器原理图

PLL模块在该设计结构中尤为重要。在此采用ADF4113［8］锁相环芯片。ADI公司研制的数字锁相频率合成器ADF4113,最高工作频率可达4GHz,主要应用于无线射频领域,用以构成数字锁相环,锁定某一频率。该电路内部资源主要包括可编程的模分频器:8/9，16/17，32/33,64/65;可编程的14位参考频率分频器;可编程的射频信号分频器;3线串行总线接口;模拟和数字的锁定状态检测功能。该芯片的最高鉴相频率达到55 MHz，芯片的底噪为-171 dBc/Hz@25 kHz鉴相频率。

设计中选择Sirenza微波公司的表贴VCO芯片VCO793-750T，它具备良好的相位噪声指标，体积小，频率范围覆盖500~1 000 MHz，全频段调谐电压低于18 V，最小输出功率为1 dBm。由于使用的VCO压控电压超过了ADF4113所能提供的电压，所以必须使用有源环路滤波器［9］。该设计选用AD820运算放大器进行环路滤波器的设计实现。设计中必需对环路带宽［10］进行认真的选择。锁相环的杂散和锁定时间是一对矛盾的指标，这两个指标都与环路带宽有着密切的关系。环路带宽越窄，对抑制带外杂散越有利，然而锁定时间会越长;当环路带宽太窄时甚至不能锁定。环路带宽还直接影响系统的相位噪声分布。利用ADISimPLL软件取不同的环路带宽进行相位噪声仿真，通过对比仿真结果选取合适的环路带宽。PLL电路实现如图3所示。

图3 PLL电路

2 电路分析与仿真

为了分析和评估提出的频率综合器性能，采用ADI SimPLL软件对该方案的相位噪声模拟仿真。仿真结果如图4，图5所示。这里给出频率为810 MHz，环路带宽为120 kHz的相位噪声仿真图形以及锁定时间图形，从图中可以看出，该方案满足了设计目标的要求。

图4 相位噪声仿真图

图5 锁定时间仿真图

3 实验及测量结果

为了检验文中给出的频率综合器性能，使用Agilent E4401B对扫频源的相位噪声、杂散进行测量，测量结果如图6~图8所示。594~999 MHz包含了很多频点，测试时选择了一系列较有代表性的点进行测量，限于篇幅，这里给出810 MHz频点相位噪声和杂散的测量结果。由图可见，相噪为-92 dBc/Hz@10 kHz,杂散为-73.7 dBc@3.3 MHz，跳频时间为520 μs，该方案满足了设计目标的要求。

图6 810 MHz输出偏离10 kHz相噪

图7 810 MHz输出偏离3.3 MHz杂散

图8 跳频期间ADF4113的MUXOUT引脚电压测量

4 结 语

介绍了一种采用DDS激励PLL的频率合成器，有效地克服了宽带系统中DDS输出频率较低和PLL频率分辨率低的缺点。取长补短实现频率合成，实现了单一技术难以达到的效果。

参考文献

［1］恽小华.现代频率合成技术综述.电子学报，1995,23(10):148-151.

［2］郭天华，陈晖.一种高性能的DDS+PLL微波频率合成器设计.无线电工程,2001,31(9):56-58.

［3］张厥盛,郑继禹.锁相技术.西安:西安电子科技大学出版,1996.

［4］白居宪.直接数字频率合成.西安:西安交通大学出版社，2007.

［5］Analog Devices Inc..Direct Digital Synthesizer AD9954.Device Datasheet,2004.

［6］杨玉梅.直接频率合成器DSS杂散谱的计算机仿真.成都：电子科技大学，2000.

［7］阿瑟.R威廉斯.电子滤波器设计手册.北京:电子工业出版社,1986.

［8］Analog Devices Inc.PLL Frequency Synthesizer,ADF4113,Device Datasheet,2003.

［9］Vadim Manassewitsch.Frequency Synthesizers Theory and Design.Second Edition.A Wiley-Interscience Publication,1980.

［10］Rolnad E Best.Phaes-Locked Loops Design，Simulatoin and Applications ［M］.北京:清华大学出版社,2003.

作者简介 朱庆福 男，1982年出生，山东济宁人，在读硕士研究生。主要从事射频、微波电路与系统方面的研究。

习友宝 男，1964年出生，江西峡江人，教授。主要从事测控技术及仪器、电路与系统研究及电子实验教学。

董利芳 女，1981年出生， 河北邯郸人，在读硕士研究生。主要从事射频、微波电路与系统方面的研究。